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Verilog 学习使用实验技术报告

Verilog 是一个硬件语言,说实话,我真的很不喜欢这门语言。无奈要学,身不由己!

24 译码器

module Vr2to4dec(A0, A1, EN, Y0, Y1, Y2, Y3);
	input A0, A1, EN;
	output reg Y0, Y1, Y2, Y3;
	
	always @ (A0, A1, EN)
	if (EN == 1)
	{Y3, Y2, Y1, Y0} = 4'b0000;
	else
		case({A0, A1})
		2'b00: {Y3, Y2, Y1, Y0} = 4'b0001;
		2'b01: {Y3, Y2, Y1, Y0} = 4'b0010;
		2'b10: {Y3, Y2, Y1, Y0} = 4'b0100;
		2'b11: {Y3, Y2, Y1, Y0} = 4'b1000;
		default: {Y3, Y2, Y1, Y0} = 4'b0000;
		endcase
endmodule

CK...大约 3 分钟杂七杂八Verilog硬件语言实验
信号与系统 Matlab 实验和部分内容解析

此内容为信号与系统课程课内大作业

一、Matlab 实验

1. 实验目的

  • 学会用MATLAB画连续离散系统零极点图;
  • 学会用MATLAB分析连续、离散系统的频率特性;
    1. 画出系统的幅频特性曲线
    2. 画出系统的相频特性曲线

CK...大约 6 分钟杂七杂八信号与系统MATLAB课程作业